I recenti successi dell’intelligenza artificiale sono stati raggiunti grazie allo sviluppo di reti neurali artificiali solo lascamente ispirate al funzionamento del cervello ed implementate a livello software su calcolatori ad alte prestazioni aventi un’architettura tradizionale che, sebbene garantiscano un’adeguata potenza di calcolo, comportano anche un elevato consumo di energia, incompatibile con applicazioni portatili e sistemi compatti autonomi. Per superare le attuali limitazioni, la nuova frontiera del calcolo studia architetture hardware radicalmente diverse che permettano un’implementazione energeticamente efficiente delle reti neurali.

In questo ambito, il laboratorio I3N del Politecnico di Milano in collaborazione con l’Università degli Studi di Milano sta sviluppando nell’ambito di un progetto nazionale un circuito integrato in tecnologia CMOS in cui i neuroni e le sinapsi sono implementati con circuiti analogici compatti a bassissimo consumo di potenza. Il sistema utilizza memorie analogiche che permettono alla rete di evolvere per apprendere uno specifico compito. L’obiettivo della tesi è approfondire le metodologie di apprendimento di questo tipo di reti neurali tenendo conto dei vincoli imposti dalla loro implementazione fisica ed eventualmente sfruttando le non idealità, quali il rumore elettronico, intrinseche ad un approccio analogico. Esistono infatti contesti in cui il rumore costituisce una risorsa per rendere più efficiente il funzionamento di una rete neurale e ci sono indicazioni che questo avvenga anche nel cervello. La tesi porterà a proporre l’architettura necessaria per adattare l’attuale chip neuromorfico alla tecnica di apprendimento individuata come più promettente.